le="display: block;">集成軟件環(huán)境(ISE 6)集成了多個(gè)高性能選項(xiàng),如時(shí)序驅(qū)動(dòng)映射、ASIC到FPGA的轉(zhuǎn)換工具和高密度設(shè)計(jì)綜合選項(xiàng)等。這些優(yōu)良性能可幫助設(shè)計(jì)者減少設(shè)計(jì)和驗(yàn)證時(shí)間、提高編譯速度并最終降低項(xiàng)目成本。
集成軟件環(huán)境(ISE 6)是賽靈思公司最新版本的業(yè)界領(lǐng)先邏輯設(shè)計(jì)工具,專注于提供可用于PLD設(shè)計(jì)的優(yōu)越性能。這種前沿的性能有助于設(shè)計(jì)者獲得高質(zhì)量的設(shè)計(jì)結(jié)果,并能顯著地縮短設(shè)計(jì)時(shí)間、降低設(shè)計(jì)成本。
ISE 6具有簡化設(shè)計(jì)流程的特性,采用的技術(shù)包括:
* 時(shí)序驅(qū)動(dòng)映射:一種ISE映射選項(xiàng),能使高密度設(shè)計(jì)提高多達(dá)30%的性能；
* ASIC到FPGA的轉(zhuǎn)換工具
* 集成到ISE中的一系列高密度設(shè)計(jì)選項(xiàng)
ISE 6可為可編程邏輯設(shè)計(jì)提供快速的點(diǎn)擊按扭式操作,這能夠幫助消除工程設(shè)計(jì)瓶頸。
降低潛在的器件成本
ISE 6增加了新的時(shí)序驅(qū)動(dòng)映射選項(xiàng),該選項(xiàng)有助于在FPGA設(shè)計(jì)中(特別是當(dāng)目標(biāo)器件利用率已超過90%時(shí))獲得更高性能。時(shí)序驅(qū)動(dòng)映射是ISE物理綜合的下一代增強(qiáng)功能,它將布局與為Virtex-II、Virtex-II Pro和Spartan-3器件而封包的邏輯片整合起來,以改善“不相關(guān)的邏輯”的布局質(zhì)量。
在最近的測試基準(zhǔn)平臺中,時(shí)序驅(qū)動(dòng)映射在包含嚴(yán)格時(shí)序約束的大規(guī)模、高利用率的設(shè)計(jì)上得到了測試(對比標(biāo)準(zhǔn)映射和布局布線流程)。結(jié)果隨著設(shè)計(jì)中許多因素而變化,然而時(shí)序驅(qū)動(dòng)映射還是表現(xiàn)出平均高出30%的更佳設(shè)計(jì)性能。
這個(gè)優(yōu)勢使ISE 6用戶能夠繼續(xù)使用他們選擇的器件,即使該器件的利用率直逼90%或更高,而此時(shí)市場上的其它工具可能早已不得不迫使設(shè)計(jì)采用更大因而也更昂貴的器件。
簡化ASIC到FPGA的轉(zhuǎn)換
最近幾年,ASIC設(shè)計(jì)項(xiàng)目數(shù)量急劇減少,許多項(xiàng)目已轉(zhuǎn)向FPGA作為邏輯實(shí)現(xiàn)手段。通過高級支持幫助這些項(xiàng)目的工程師從ASIC設(shè)計(jì)流程轉(zhuǎn)變過來已成為ISE發(fā)展中優(yōu)先考慮的事情,于是許多可實(shí)現(xiàn)幫助的工具應(yīng)運(yùn)而生。
從設(shè)計(jì)流程的前端開始,設(shè)計(jì)者就可利用許多已有的ASIC代碼檢查工具來檢驗(yàn)HDL源代碼。賽靈思公司為Synopsys LEDA VHDL和Verilog “l(fā)inting”工具推出了一套FPGA專用庫。該庫對Synopsys注冊用戶是免費(fèi)的,設(shè)計(jì)者可用它們配置已有的LEDA檢驗(yàn)器。它們還包含了關(guān)鍵的代碼風(fēng)格規(guī)則,該規(guī)則有利于確保HDL源代碼質(zhì)量并優(yōu)化針對FPGA的實(shí)現(xiàn)。
ISE布局和布線工具也有助于保證高效的實(shí)現(xiàn)。布局和布線工具在如何能改變HDL源代碼以減小設(shè)計(jì)規(guī)模和實(shí)現(xiàn)結(jié)果方面提出交互式的建議。這些建議有助于更高效地利用FPGA源代碼,節(jié)省整體設(shè)計(jì)空間。
ISE設(shè)計(jì)流程還支持一些ASIC設(shè)計(jì)者為驗(yàn)證而投資購買的技術(shù)。例如,形式驗(yàn)證是最初在ASIC設(shè)計(jì)領(lǐng)域中采用的一種技術(shù)。這種結(jié)構(gòu)化等效性比較技術(shù)能大大提高驗(yàn)證速度,通常作為更加傳統(tǒng)的HDL仿真方法的替代選擇(特別是在密度更高的設(shè)計(jì)中)。這些形式驗(yàn)證工具也可與ISE一起工作,進(jìn)行基于FPGA的設(shè)計(jì),因此如果設(shè)計(jì)者正在使用Synopsys的 Formality、Cadence的Conformal Equivalence Checker、明導(dǎo)資訊的Formal Pro或者Prover eCheck,那么設(shè)計(jì)者同樣可在賽靈思的 FPGA設(shè)計(jì)中使用形式等效性檢查。
利用集成在ISE內(nèi)的高密度設(shè)計(jì)選項(xiàng),設(shè)計(jì)者也能減少設(shè)計(jì)時(shí)間并降低項(xiàng)目成本。這些選項(xiàng)包含在ISE內(nèi),能加快設(shè)計(jì)周期并提高編譯速度,所有賽靈思用戶可免費(fèi)使用。
區(qū)域映射和平面布局
ISE包括兩個(gè)平面布局選項(xiàng): 管腳分配和約束編輯器(PACE,如圖1所示)和ISE平面布局器。分層平面布局工具PlanAhead也是一個(gè)可選項(xiàng),需單獨(dú)購買,該設(shè)計(jì)工具已直接集成到ISE設(shè)計(jì)流程中。
這些工具允許設(shè)計(jì)者對邏輯進(jìn)行分組并將這些邏輯組與目標(biāo)FPGA的某個(gè)區(qū)域關(guān)聯(lián)。區(qū)域映射是一種快速的解決方法,可將設(shè)計(jì)的關(guān)鍵區(qū)域結(jié)合在一起,可通過源代碼(如購買的IP)將HDL關(guān)聯(lián)起來,或者高效地復(fù)用早期項(xiàng)目中的HDL。優(yōu)良的平面布局有助于加快設(shè)計(jì)周期并優(yōu)化設(shè)計(jì)性能。
增量設(shè)計(jì)和模塊化設(shè)計(jì)
ISE還包含能減少75%重實(shí)現(xiàn)時(shí)間的增量設(shè)計(jì)技術(shù)。增量設(shè)計(jì)以設(shè)計(jì)布局為起點(diǎn),然后實(shí)現(xiàn)或完成綜合、布局和布線環(huán)節(jié)。如果需要進(jìn)行后續(xù)的修改,增量設(shè)計(jì)只處理受修改影響的區(qū)域,保持其他完整的設(shè)計(jì)區(qū)域不變,繼而大大縮短重實(shí)現(xiàn)時(shí)間。增量設(shè)計(jì)在時(shí)常有調(diào)試和設(shè)計(jì)變化的驗(yàn)證階段非常有用。
模塊化設(shè)計(jì)是包含在ISE里的另一個(gè)選項(xiàng),支持團(tuán)隊(duì)設(shè)計(jì)環(huán)境。模塊化設(shè)計(jì)允許團(tuán)隊(duì)管理者將高密度設(shè)計(jì)任務(wù)劃分為一個(gè)個(gè)的模塊。每個(gè)設(shè)計(jì)團(tuán)隊(duì)都可用整套ISE設(shè)計(jì)工具獨(dú)立完成各自的模塊設(shè)計(jì)。模塊化設(shè)計(jì)對高密度設(shè)計(jì)運(yùn)用了“分而攻之”的策略,讓各團(tuán)隊(duì)高效地并行工作,加快完成整個(gè)項(xiàng)目的進(jìn)度。
作者:Lee Hansen
高級產(chǎn)品市場經(jīng)理
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賽靈思公司
圖1:管腳分配和約束編輯器(PACE)。
