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作者: TI 專家 Bruce Trump
翻譯: TI信號鏈工程師 Rickey Xiong (熊堯)
每一個讀過我博客的人都知道，我使用SPICE模型仿真電路。你可能聽說過Bob Pease，在SPICE領域相當執(zhí)有己見，他曾經說過：“SPCIE模型削弱了你對所發(fā)生事物的洞察能力。***”。今天，為了紀念Bob的生日，讓我們來考慮一下SPICE模型的優(yōu)點和缺點。
Bob是一個有趣的人并且經常夸張地表達某一種觀點。在SPICE仿真上許多不成熟的行為可能會導致結果事與愿違并且阻礙你模擬知識的增長。我確信他偶爾會看到這一點。
事實上我們的能力不如Bob，我們的經驗也較Bob少。我們可能也沒有模擬方面的導師來教導我們他曾經做過的東西。我們的設計速度越來越快所以我們需要其它幫助。
我相信，合理明智地使用SPICE模型，能夠提高我們對電路的理解并且做出一個更好的模擬設計。它需要一定的技巧。這意味著什么呢？
當你執(zhí)行一個電路仿真時，需要有明確的期望值。首先需要仔細地思考，從知識，經驗和推算來估算結果。如果你的仿真結果和你預期的一樣，那很棒。如果仿真結果和預期的不一樣，你還需要進一步研究。不要盲目地嘗試不同的方式，首先，盡你最大的努力去回答為什么仿真結果和預期的不一樣。
也許，這僅是因為一個簡單的疏忽而你又能快速改進。但如果不是，它可能標志著你有一些錯誤的思想或者計算錯誤，從中你能學到更多的知識并且獲得新的理解。或者你的模型是不完美的（Bob提醒我們這些模型從不完美）。又或者你錯誤地使用了SPICE從而得到了一些離奇的結果。無論什么原因，忽略它，繼續(xù)做一個“模擬黑客”。
圖1是一個用SPICE模型進行的小信號暫態(tài)響應仿真，它可以揭示出潛在的不穩(wěn)定性。這個仿真檢驗三個不同的CF值對于輸入電容的補償。Bob告訴我們再小的CF電容值都需要被確認并且在實際電路布線時要進行優(yōu)化。
現(xiàn)在，我不會說我一直都堅持我的建議。有時候，我會懷疑一個原因并且嘗試其他的方法。我會不斷地循環(huán)來解決這種差異。有很多方法來使用或者誤使用SPICE，但是，我認為這是一個能夠提高你仿真效率的基本手段。
我希望和Bob做一個關于SPICE模型的友好討論。我打賭，他表面上看來從不使用SPICE，其實還是有“妥協(xié)”的可能。事實上，有其它的一些故事側面地反應出Bob的確對這個問題有誤解。Bob其實并不討厭SPICE模型。
以后，我將提供一些關于如何更好地進行SPICE仿真的技巧和建議。如果你之前沒有使用過SPICE，我建議使用TI的免費SPICE仿真軟件TINA-TI，它非常的強大并且易于使用。
原文請參閱: http://e2e.ti.com/blogs_/b/thesignal/archive/2012/08/21/***-it-up-but-does-bob-pease-say-no-august-22-2012.aspx
