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Cadence設計系統公司發布了一種用于無線和消費電子系統級(SoC)芯片設計的驗證成套工具。其目標是使工程師以較小的風險和部署努力而采用先進的驗證技術,并滿足上市時間的要求。Cadence的SoC Functional Verification Kit(功能驗證成套工具)把模塊級驗證擴展到芯片和系統級的先進驗證,并包含用于實現和管理的自動化方法。該成套工具提供完整的實例驗證規劃、事務級和精確到周期的模型、設計及驗證IP、腳本和庫,所有這些都在一個無線領域的典型設計上進行了驗證,并通過適用性咨詢交付使用。

該成套工具包含的適用性咨詢為執行可預測和可重復的模塊、群、整個芯片和SoC的驗證提供完整和互動的指南,從而使設計團隊能夠快速和方便地采用Cadence的Incisive Plan-To-Closure Methodology(規劃到收斂方法學)。

Cadence最近把各種工具、IP、方法和咨詢等功能包裝到一個可交付使用的成套工具之中,并形成了一個產品家族,其目的是使之成為客戶的伙伴,從而有助于解決困難的設計和驗證問題。這個成套工具解決了工程師在設計和驗證SoC設計過程中所面臨的關鍵挑戰,確保對設計進行全面的驗證,使再利用成為可能,并管理當今SoC設計中典型的低功耗模式,此外,還確保獨立于硬件的軟件覆蓋并在非常嚴格的上市時間表要求的時間被完成驗證。

Cadence的Incisive Plan-To-Closure Methodology工具將支持今年第四季度發布的開放驗證方法學(OVM)工具,OVM基于Cadence的Incisive Plan-To-Closure URM模型和明導公司的先進驗證方法學(AVM)模快。