有限脈沖響應(yīng)(FIR)和無限脈沖響應(yīng)(IIR)濾波器都是常用的數(shù)字信號處理算法 --- 尤其適用于音頻處理應(yīng)用。因此，在典型的音頻系統(tǒng)中，處理器內(nèi)核的很大一部分時(shí)間用于 FIR 和 IIR 濾波。數(shù)字信號處理器上的片內(nèi) FIR 和 IIR 硬件加速器也分別稱為 FIRA 和 IIRA，我們可以利用這些硬件加速器來分擔(dān) FIR 和 IIR 處理任務(wù)，讓內(nèi)核去執(zhí)行其他處理任務(wù)。在本文中，我們將借助不同的使用模型以及實(shí)時(shí)測試示例來探討如何在實(shí)踐中利用這些加速器。
簡介
圖 1.FIRA 和 IIRA 系統(tǒng)方框圖
圖 1 顯示了 FIRA 和 IIRA 的簡化方框圖，以及它們與其余處理器系統(tǒng)和資源的交互方式。
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FIRA 和 IIRA 模塊均主要包含一個計(jì)算引擎（乘累加(MAC)單元）以及一個小的本地?cái)?shù)據(jù)和系數(shù) RAM。
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為開始進(jìn)行 FIRA/IIRA 處理，內(nèi)核使用通道特定信息初始化處理器存儲器中的 DMA 傳輸控制塊(TCB)鏈。然后將該 TCB 鏈的起始地址寫入 FIRA/IIRA 鏈指針寄存器，隨后配置 FIRA/IIRA 控制寄存器以啟動加速器處理。一旦所有通道的配置完成，就會向內(nèi)核發(fā)送一個中斷，以便內(nèi)核將處理后的輸出用于后續(xù)操作。
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從理論上講，最好的方法是將所有 FIR 和 / 或 IIR 任務(wù)從內(nèi)核轉(zhuǎn)移給加速器，并允許內(nèi)核同時(shí)執(zhí)行其他操作。但在實(shí)踐中，這并非始終可行，特別是當(dāng)內(nèi)核需要使用加速器輸出進(jìn)一步處理，并且沒有其他獨(dú)立的任務(wù)需要同時(shí)完成時(shí)。在這種情況下，我們需要選擇合適的加速器使用模型來達(dá)到最佳效果。.
在本文中，我們將討論針對不同應(yīng)用場景充分利用這些加速器的各種模型。
實(shí)時(shí)使用 FIRA 和 IIRA
圖 2. 典型實(shí)時(shí)音頻數(shù)據(jù)流
圖 2 顯示了典型實(shí)時(shí) PCM 音頻數(shù)據(jù)流圖。一幀數(shù)字化 PCM 音頻數(shù)據(jù)通過同步串行端口(SPORT)接收，并通過直接存儲器訪問(DMA)發(fā)送至存儲器。在繼續(xù)接收幀 N+1 時(shí)，幀 N 由內(nèi)核和 / 或加速器處理，之前處理的幀(N-1)的輸出通過 SPORT 發(fā)送至 DAC 進(jìn)行數(shù)模轉(zhuǎn)換。
加速器使用模型
如前所述，根據(jù)應(yīng)用的不同，可能需要以不同的方式使用加速器，以最大限度分擔(dān) FIR 和 / 或 IIR 處理任務(wù)，并盡可能節(jié)省內(nèi)核周期以用于其他操作。從高層次角度來看，加速器使用模型可分為三類：直接替代、拆分任務(wù)和數(shù)據(jù)流水線。
直接替代
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內(nèi)核 FIR 和 / 或 IIR 處理直接被加速器替代，內(nèi)核只需等待加速器完成此任務(wù)。
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此模型僅在加速器的處理速度比內(nèi)核快時(shí)才有效；即，使用 FIRA 模塊。
拆分任務(wù)
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FIR 和 / 或 IIR 處理任務(wù)在內(nèi)核和加速器之間分配。
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當(dāng)多個通道可并行處理時(shí)，此模型特別有用。
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根據(jù)粗略的時(shí)序估算，在內(nèi)核和加速器之間分配通道總數(shù)，使二者大致能夠同時(shí)完成任務(wù)。
如圖 3 所示，與直接替代模型相比，此使用模型可節(jié)省更多的內(nèi)核周期。
數(shù)據(jù)流水線
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內(nèi)核和加速器之間的數(shù)據(jù)流可進(jìn)行流水線處理，使二者能夠在不同數(shù)據(jù)幀上并行處理。
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如圖 3 所示，內(nèi)核處理第 N 個幀，然后啟動加速器對該幀進(jìn)行處理。內(nèi)核隨后繼續(xù)進(jìn)一步并行處理加速器在上一迭代中產(chǎn)生的第 N-1 幀的輸出。該序列允許將 FIR 和 / 或 IIR 處理任務(wù)完全轉(zhuǎn)移給加速器，但輸出會有一些延遲。
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流水線級以及輸出延遲都可能會增加，具體取決于完整處理鏈中此類 FIR 和 / 或 IIR 處理級的數(shù)量。
圖 3 說明了音頻數(shù)據(jù)幀如何在不同加速器使用模型的三個階段之間傳輸 ---DMA IN、內(nèi)核 / 加速器處理和 DMA OUT。它還顯示了通過采用不同的加速器使用模型將 FIR/IIR 全部或部分處理轉(zhuǎn)移到加速器上，與僅使用內(nèi)核模型相比，內(nèi)核空閑周期如何增加。
圖 3. 加速器使用模型比較
SHARC 處理器上的 FIRA 和 IIRA
以下 ADI SHARC?處理器系列支持片內(nèi) FIRA 和 IIRA（從舊到新）。
https://www.analog.com/en/search.html?q=ADSP-214xxADSP-214xx? (例如， https://www.analog.com/cn/products/adsp-21489.htmlADSP-21489)
https://www.analog.com/cn/products/landing-pages/001/adsp-sc58x-adsp-2158x-series.htmlADSP-SC58x
https://www.analog.com/cn/products/landing-pages/001/adsp-sc57x-2157x-family.htmlADSP-SC57x? /https://www.analog.com/cn/products/landing-pages/001/adsp-sc57x-2157x-family.htmlADSP-2157x
https://www.analog.com/cn/products/landing-pages/001/adsp-2156x-family.htmlADSP-2156x
這些處理器系列：
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基本編程模型保持不變，ADSP-2156x 處理器上的自動配置模式(ACM)除外。
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FIRA 有四個 MAC 單元，而 IIRA 只有一個 MAC 單元。
ADSP-2156x 處理器上的 FIRA/IIRA 改進(jìn)
ADSP-2156x 是 SHARC 處理器系列中的最新的產(chǎn)品。它是第一款單核 1 GHz SHARC 處理器，其 FIRA 和 IIRA 也可在 1 GHz 下運(yùn)行。ADSP-2156x 處理器上的 FIRA 和 IIRA 與其前代 ADSP-SC58x/ADSP-SC57x 處理器相比，具有多項(xiàng)改進(jìn)。
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計(jì)算速度提高了 8 倍（從 SCLK-125 MHz 至 CCLK-1 GHz）。
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由于內(nèi)核和加速器借助專用內(nèi)核結(jié)構(gòu)實(shí)現(xiàn)了更緊密的集成，因此減少了內(nèi)核和加速器之間的數(shù)據(jù)和 MMR 訪問延遲。
功能改進(jìn)
添加了 ACM 支持，以盡量減少進(jìn)行加速器處理所需的內(nèi)核干預(yù)。此模式主要具有以下新特性：
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允許加速器暫停以進(jìn)行動態(tài)任務(wù)排隊(duì)。
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支持觸發(fā)生成（主器件）和觸發(fā)等待（從器件）。
實(shí)驗(yàn)結(jié)果
在本節(jié)中，我們將討論在 ADSP-2156x 評估板上，借助不同的加速器使用模型實(shí)施兩個實(shí)時(shí)多通道 FIR/IIR 用例的結(jié)果
用例 1
圖 4 顯示用例 1 的方框圖。采樣率為 48 kHz，模塊大小為 256 個采樣點(diǎn)，拆分任務(wù)模型中使用的內(nèi)核與加速器通道比為 5:7。
表 1 顯示測得的內(nèi)核和 FIRA MIPS 數(shù)量，以及與僅使用內(nèi)核模型相比獲得的節(jié)約內(nèi)核 MIPS 結(jié)果。表中還顯示了相應(yīng)使用模型增加的額外輸出延遲。正如我們所看到的，使用加速器配合數(shù)據(jù)流水線使用模型，可節(jié)約高達(dá) 335 內(nèi)核 MIPS，但導(dǎo)致 1 塊(5.33 ms)的輸出延遲。直接替代和拆分任務(wù)使用模型也分別可節(jié)約 98 MIPS 和 189 MIPS，而且未導(dǎo)致任何額外的輸出延遲。
圖 4. 用例 1 方框圖
表 1. 用例 1 的內(nèi)核和 FIR/IIRA MIPS 總結(jié)
用例 2
圖 5 顯示用例 2 的方框圖。采樣率為 48 kHz，模塊大小為 128 個采樣點(diǎn)，拆分任務(wù)模型中使用的內(nèi)核與加速器通道比為 1:1。
與表 1 一樣，表 2 也顯示了此用例的結(jié)果。正如我們所看到的，使用加速器配合數(shù)據(jù)流水線使用模型，可節(jié)約高達(dá) 490 內(nèi)核 MIPS，但導(dǎo)致 1 模塊(2.67 ms)的輸出延遲。拆分任務(wù)使用模型可節(jié)約 234 內(nèi)核 MIPS，而沒有導(dǎo)致任何額外輸出延遲。請注意，與用例 1 中不同，在用例 2 中內(nèi)核使用頻域（快速卷積）處理，而非時(shí)域處理。這就是為何處理一個通道所需的內(nèi)核 MIPS 比 FIRA MIPS 少的原因，這可導(dǎo)致直接替代使用模型實(shí)現(xiàn)負(fù)的內(nèi)核 MIPS 節(jié)約。
圖 5. 用例 2 方框圖
表 2. 用例 2 的內(nèi)核和 FIR/IIRA MIPS 總結(jié)
結(jié)論
在本文中，我們看到如何利用不同的加速器使用模型實(shí)現(xiàn)所需的 MIPS 和處理目標(biāo)，從而將大量內(nèi)核 MIPS 轉(zhuǎn)移到 ADSP-2156x 處理器上的 FIRA 和 IIRA 加速器。
