如何將電源完整性分析與簽核的速度提高10倍？

來源：鏗騰電子科技有限公司  作者：Jerry Zhao2014年01月24日 13:44

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[導(dǎo)讀] 在移動計算時代，片上系統(tǒng)（SoC）的設(shè)計已經(jīng)變得更為復(fù)雜，因為在設(shè)計過程中面臨著諸多挑戰(zhàn)，如需遵循針對高級流程節(jié)點的復(fù)雜設(shè)計規(guī)則，需采用低功率電路設(shè)計技術(shù)，并放大電路的尺寸。

關(guān)鍵詞：電源完整性

　　在移動計算時代，片上系統(tǒng)（SoC）的設(shè)計已經(jīng)變得更為復(fù)雜，因為在設(shè)計過程中面臨著諸多挑戰(zhàn)，如需遵循針對高級流程節(jié)點的復(fù)雜設(shè)計規(guī)則，需采用低功率電路設(shè)計技術(shù)，并放大電路的尺寸。電源完整性是設(shè)計方案能被成功簽核的關(guān)鍵因素之一。本文介紹了一種新的工具，與其他現(xiàn)有技術(shù)相比較，它不僅能將電源完整性分析與簽核的速度提高10倍，同時還能達到類似于集成電路通用模擬程序（SPICE）的準確度。該工具將一套完整的設(shè)計實現(xiàn)和簽核工具整合到一起，以便更好地克服在簽核過程中遇到的挑戰(zhàn)，從而實現(xiàn)業(yè)內(nèi)最快的設(shè)計收斂流程。

　　簡介

　　為了滿足移動計算的各種要求，片上系統(tǒng)的設(shè)計變得越來越復(fù)雜。隨著消費者開始青睞更小巧、性能更好、電池續(xù)航時間更長的設(shè)備，設(shè)備中所使用的芯片必須能提供更豐富的功能，更低的能耗以及更小的尺寸。對設(shè)計工程師來說，這些變化意味著他們在設(shè)計過程中必須運用先進的電源技術(shù)（例如電源控制開關(guān)）、增加知識產(chǎn)權(quán)的內(nèi)容和功能（例如模擬/混合信號宏指令）以及減少設(shè)計裕度（例如電源電壓小于1V）。另一方面，產(chǎn)品上市周期變得越來越短，因此在設(shè)計周期的最后階段，電源簽核對成功將設(shè)計方案送交制造來說至關(guān)重要。

　　至今，可用的電源簽核技術(shù)仍未能跟上創(chuàng)新的步伐。例如，一直以來額外的運行時間都是妨礙設(shè)計者們完整而全面地進行電源完整性分析和優(yōu)化的一個瓶頸。然而，現(xiàn)在有一種新工具可以解決這個問題，它利用先進的大規(guī)模并行算法和分層結(jié)構(gòu)將電源完整性分析和簽核的速度提高到原來的10倍，同時還能達到類似于SPICE 的準確度。另外，作為從芯片到系統(tǒng)的整套流程中的一部分，該工具通過提高整個設(shè)計周期的生產(chǎn)力而加速設(shè)計收斂流程。

　　日益復(fù)雜的產(chǎn)品設(shè)計亟需電源完整性分析新工具

　　產(chǎn)品設(shè)計的復(fù)雜度越來越高，產(chǎn)品尺寸越來越小，而且對產(chǎn)品分析的要求也越來越復(fù)雜，這增加了完成電源完整性分析和簽核所需的時間。如果使用“平面”設(shè)計方法把設(shè)計拉平成為高級別的一層，則不足以分析擁有數(shù)億實例的超大規(guī)模設(shè)計。當(dāng)前的解決方案趨向于將設(shè)計分析劃分成與“單點工具”對應(yīng)的多個部分，這些工具在準確性或易用性方面并不能達到高級片上系統(tǒng)的要求。

　　另外，由于當(dāng)前的解決方案是使用單點工具，因此無法有效地評估電源對時序收斂的影響，而時序?qū)﹄娫矗╒DD）卻是最為敏感的。此外，高級節(jié)點設(shè)計技術(shù)及技巧（如FinFET工藝和三維芯片（3D-IC）封裝）也帶來了新的挑戰(zhàn)。例如，隨著FinFET器件的部署，會因為垂直電流方向、功率密度增加等因素而產(chǎn)生新的電遷移規(guī)則。而隨著三維堆疊式芯片的部署，會有電熱協(xié)同仿真的新需求。為了讓設(shè)計工程師們滿足上市周期和產(chǎn)品質(zhì)量的相關(guān)要求，需要一個涵蓋芯片、封裝以及系統(tǒng)的完整電源完整性分析方案。

　　完美的電源完整性分析工具需具備哪些功能？

　　當(dāng)出現(xiàn)漏泄增加、溫度變化，或者由于靜態(tài)和動態(tài)IR壓降造成工作電壓下降等場景時，一項設(shè)計可能失敗。無論是對于數(shù)百萬門級設(shè)計還是對于多顆裸晶而言，能在設(shè)計早期階段就對電源和IR壓降約束進行調(diào)試并證實其符合要求，是節(jié)約寶貴的開發(fā)成本和時間的關(guān)鍵。換句話說，盡早找到芯片上的“熱點”有助于防止芯片性能下降（圖1）。

　　為了能更好地支持高級片上系統(tǒng)設(shè)計，完美的電源完整性分析工具應(yīng)具備以下功能：

　　● 能計算芯片上的漏泄以及開關(guān)和內(nèi)部耗能；

　　● 能對電源網(wǎng)絡(luò)的電源完整性進行分析（IR壓降檢測及電遷移檢測）；

　　● 能就電路中去耦電容單元和電源控制開關(guān)的最佳尺寸和布置方式提供建議，從而對設(shè)計方案中的物理實現(xiàn)電流進行優(yōu)化；

　　● 能評估IR壓降對包括靜態(tài)時序分析在內(nèi)的設(shè)計收斂的影響。

　　利用在生產(chǎn)過程中已得到驗證的和具備簽核質(zhì)量的算法和引擎，Cadence公司開發(fā)出了一種既能覆蓋整個芯片又能顧及芯片上所有單元的新型電源完整性分析工具（即Voltus集成電路電源完整性分析解決方案），該工具能提供上述所有功能。它的分析速度比其他同類解決方案快10倍，同時還提供了類似于 SPICE的準確度。此外，臺灣積體電路制造股份有限公司（TSMC）已經(jīng)通過16nm級FinFET工藝對這種工具的性能進行了驗證。因此，工程師們可以相信該工具能夠跨越不同的設(shè)計規(guī)則而給出準確的分析結(jié)果。

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本文導(dǎo)航

• 第 1 頁：如何將電源完整性分析與簽核的速度提高10倍？

• 第 2 頁：大規(guī)模并行處理可加快分析速度

• 第 3 頁：現(xiàn)實環(huán)境中的峰值功率分析

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